FPGA学习的一点总结

FPGA中是由触发器和查找表以及互联线等基本结构组成的，其实在逻辑代码里面能够看到的就是与非门以及触发器。

不要把verilog和c语言等同起来，根本就是不同的东西，没有什么可比性，在写一句程序的时候应该想到出来的是一个什么样的电路。

计数器选择器 三态门等等，理解时序，逻辑是一拍一拍的东西，在设计初期想的不是很清楚的时候可以画画时序图，这样思路会更加的清晰。

还有就是仿真很重要，不要写完程序就去往FPGA中去加载，首先要仿真，尤其是对比较大型一点的程序。

因为对于asic，是没有二次机会的，所以一定要把仿真做好。

还有很多新手对于语言的学习不知道选vhdl好还是verilog好，两者都是硬件描述语言，没有优劣之分，写出来的都是电路，所有就不要在语言的语法上面花太多的功夫了。

由于verilog 言简意赅assign always case if else 掌握这些几乎可以写出90%的电路了，所以初学者可以先学习verilog HDL。

作者：杭州卿萃科技ALIFPGA

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