VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述。
制定了ieee.1164库。
使用VHDL语言描述的电路，可以进行综合和仿真。
VHDL代码3个基本组成部分：库（library）声明、实体（entity）和构造体（architecture）。
库（library）声明：列出了当前设计中需要用到的所有文件，如ieee，std，work等。
实体（entity）：定义了电路的输入和输出引脚。
构造体（architecture）：所包含的代码描述了电路要实验的功能。
1、库声明
库（library）的建立和使用有利于设计重用和代码共享，同时可以使代码结构更加清晰。
2、库的种类
在VHDL设计中有3个常用的库：ieee库，std库和work库。
在ieee库中有一个ieee正式认可的标准std_logic_1164.all。ieee库包含了许多包集。
比如：
std_logic_1164:定义了std_logic(8值)和std_ulogic(9值)多值逻辑系统。
std_logic_arith:定义了signal（有符号）和unsigned（无符号）数据类型和相关算术运算和比较运算操作。它包含
许多数据类型转换函数，这种函数可以实现数据类型的转换。
常用的数据类型转换函数包括conv_integer(p),conv_unsigned(p,b),conv_signed(p,b)和conv_std_logic_vector(p,b).
std_logic_signed:内部包含一些函数，这些函数可以使std_LOGIC_vector类型的数据像signed类型的数据一样进行
运算操作。
std_logic_unsigned:内部包含一些函数，这些函数可以使std_logic_vector类型的数据类型像unsigned类型的数据一样操作。
std库
std库是VHDL设计环境的标准资源库，包括数据类型和输入/输出文本等内容。std库中存放有包集standard和textio。
work库
work库是当前工作库，当前设计所有代码都存放在work库中，使用work库不需要进行任何声明。
原文地址：https://www.cnblogs.com/lhkhhk/p/11829587.html