一、功能描述
在Quartus II 和ISE中都有加法器的IP core，可以完成无符号数和有符号数的加、减法，支持有符号数的补码、原码操作及无符号数的加、减操作，引入了最佳流水线操作，可以方便的为用户生成有效的加法器，用户可以根据自己的需要来完成配置加法器 ，本案例用Altera和Xilinx的IP核实现了26位加法器的功能。
二、平台效果图
Altera仿真效果图
Xilinx仿真效果图
三、实现过程
Xilinx输入输出信号列表如下：
|
信号名 |
I/O |
位宽 |
说明 |
|
clk |
I |
1 |
系统工作时钟50M |
|
rst_n |
I |
1 |
系统复位信号 |
|
vld_in |
I |
1 |
输入有效指示信号 |
|
a |
I |
26 |
数据a |
|
b |
I |
26 |
数据b |
|
add_sel |
I |
1 |
加减模式选择信号 |
|
sum |
O |
26 |
和 |
|
vld_out |
O |
1 |
输出有效指示信号 |
用户按照步骤和手册生成IP核后，根据自己的需要来配置设置便可。
Altera输入输出信号列表如下：
|
信号名 |
I/O |
位宽 |
说明 |
|
clk |
I |
1 |
系统工作时钟50M |
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rst_n |
I |
1 |
系统复位信号 |
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vld_in |
I |
1 |
输入有效指示信号 |
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a |
I |
26 |
数据a |
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b |
I |
26 |
数据b |
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add_sel |
I |
1 |
加减模式选择信号 |
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sum |
O |
26 |
和 |
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vld_out |
O |
1 |
输出有效指示信号 |
用户按照步骤和手册生成IP核后，根据自己的需要来配置设置便可。
代码资料下载：http://pan.baidu.com/s/1mibRKgC
时间： 2024-10-13 19:29:14