FPGA中的同步复位与异步复位

1.异步复位

always @ ( posedge sclk or negedge s_rst_n )

if ( !s_rst_n )

d_out <= 1‘b0;

else d_out <= a;

综合出来的RTL视图如下所示：

从图中可以看到寄存器d_out有一个低电平有效的复位信号s_rst_n端口，即使设计是高电平复位，实际综合后也会把异步复位信号反向后接到这个CLRN端；

2.同步复位

always @ ( posedge sclk )

if ( !s_rst_n )

d_out <= 1‘b0;

else d_out <= a;

综合出来的RTL视图如下所示：

从图中可以看到，同步复位没有用到寄存器的CLRN端口，只是把复位信号s_rst_n作为输入逻辑信号，这样相对于异步复位，就增加了FPGA内部的逻辑资源消耗；

3.异步复位VS同步复位

它们各有优缺点，FPGA内部的寄存器有支持异步复位的专用端口，采用异步部位无需增加器件的额外逻辑资源，但异步复位也存在隐患，容易产生亚稳态问题；同步复位在时钟信号sclk的上升沿触发时进行系统是否复位的判断，这降低了亚稳态出现的概率(只是降低，不可能完全避免)；

时间： 2024-10-07 21:48:42

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FPGA基础之同步复位与异步复位

1.异步复位 //异步复位 always @ (posedge clk or negedge i_rst) if (!i_rst) begin a <= 1'b0; end else begin a <= 1'b1; end 2.同步复位 //同步复位 always @ (posedge clk ) if (!i_rst) begin b <= 1'b0; end else begin b <= 1'b1; end RTL视图 总结: 同步复位  缺点:占用了更多的逻辑资源,优点:

同步复位和异步复位二者各自的优缺点是什么呢？

同步复位:当时钟上升沿检测到复位信号,执行复位操作(有效的时钟沿是前提).always @ ( posedge clk ); 优点: a.有利于仿真器的仿真:b.可以使所设计的系统成为 100% 的同步时序电路,有利于时序分析,而且可综合出较高的 Fmax:c.由于只在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的复位毛刺. 缺点: a.复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务.同时还要考虑诸如 clk skew .组合逻辑路径延时 .复位延时等因素(所以复位信

Log4j2中的同步日志与异步日志

1.背景 Log4j 2中记录日志的方式有同步日志和异步日志两种方式,其中异步日志又可分为使用AsyncAppender和使用AsyncLogger两种方式. 2.Log4j2中的同步日志 所谓同步日志,即当输出日志时,必须等待日志输出语句执行完毕后,才能执行后面的业务逻辑语句. 下面通过一个例子来了解Log4j2中的同步日志,并借此来探究整个日志输出过程. log4j2.xml配置如下: <?xml version="1.0" encoding="UTF-8"

FPGA知识大梳理（四）FPGA中的复位系统大汇总

本文整合特权(吴厚航)和coyoo(王敏志)两位大神的博文.我也很推崇这两位大神的书籍,特权的书籍要偏基础一下,大家不要一听我这么说就想买coyoo的.我还是那一句话,做技术就要step by step.闲言少叙,直入正题. 一,异步复位 先看这个电路,就是异步复位的例子.reset使用了reg的复位端 用代码实现的话是这个样子 1 module reset_test ( 2 clk , 3 rst_n , 4 i_data, 5 o_data 6 ); 7 8 input clk ; 9 in

异步复位 同步释放

在FPGA设计中常遇到复位的设计,一般情况下,复位分为同步复位和异步复位. 异步复位与同步复位相比,其利用到了D触发器的CLR端,消耗硬件资源小,所以在很多情况下各个模块的复位方式选取为异步复位.但是异步信号容易产生潜在的危险:当异步复位信号在时钟上升沿附近取消复位状态时,时序电路很可能在此出现问题. 解决这个问题的一个方法为,对异步复位信号进行预处理,使其成为异步复位.同步释放的形式. 我设计的电路如下: library ieee; use ieee.std_logic_1164.all; u

异步复位、同步释放

一.对于同步复位和异步复位而言,各自有自己的优缺点: (1)同步复位: 优点:与时钟同步,大大降低亚稳态的出现概率: 缺点:消耗片内逻辑资源: always@(posedge clk) if(!rst_n) a <= 1'b0; else a <= b; 同步复位 (2)异步复位: 优点:利用FPGA内部寄存器的清零端,不会增加多余逻辑消耗: 缺点:容易出现亚稳态,存在于异步复位和时钟之间的亚稳态: always@(posedge clk or negedge rst_n) if(!rst_n

异步复位设计中的亚稳态问题及其解决方案

1 引言 复位的问题是ASIC设计中一个基本而又重要的问题.设计者可以选择采用同步复位或是异步复位.同步复位将综合出轻音乐上的触发器,对设计门数有所节约,对基本周期的仿真器来说,在同步复位下工作要容易得多[3]:同步复位中,时钟起到了过滤复位信号小毛刺的作用.然而,同步复位需要一个脉宽沿展器来保证复位信号有一定脉冲宽度,以确保时钟的有效沿能采样到[6]:设计者必须既使用悲观的仿真器对比乐观的仿真器,在仿真的过程中,复位信号有可能会被X态掩盖:如果ASIC或FPGA含有内部三态总线,为防止内部三态

基础项目（9）异步复位同步触发程序设计讲解

写在前面的话 在FPGA设计中,很多同学会纠结到底是应该使用同步复位还是应该使用异步复位.实际上,无论是同步复位还是异步复位都有各自的优缺点.在这里梦翼师兄和大家一起学习另外一种复位信号的处理方式-异步复位同步释放.  基本概念 FPGA设计中常见的复位方式有同步复位和异步复位,同步复位就是指复位信号只有在时钟上升沿到来时,才能有效:异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位:这两种复位方式在实际应用中都有其弊端存在,所以,一般都推荐使用异步复位同步释放的方式,是提高系统

异步复位同步释放

同步复位与异步复位的优缺点 同步复位的优点: 一般能够确保电路是百分之百同步的. 确保复位只发生在有效时钟沿,可以作为过滤掉毛刺的手段. 同步复位的缺点: 复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位.同时还要考虑如:时钟偏移.组合逻辑路径延时.复位延时等因素. 由于大多数的厂商目标库内的触发器都只有异步复位端口,采用同步复位的话,就会耗费较多的逻辑资源. 异步复位优点: 异步复位信号识别方便,而且可以很方便的使用全局复位. 由于大多数的厂商目标库内的触发器都有异步复位端口,