信号完整性之差分对设计2(仿真前准备)

在Layout cross-section中设置正在使用的差分对的差分阻抗为100欧,打开D:\diffPair\PCI2.brd。

(1)执行Setup->Cross-Section,弹出Layout Cross Section,在右下角选中Show Single Impedance,如图,Top层的阻抗为65.762欧:

(2)单击Top前的“2”,单击右键,选择Add Layer Above,添加了一个新的DIELECTRIC层,这时Top层的阻抗变为59.049欧。

(3)选择新添加层的Material为CONFORMAL_COAT,这时Trace阻抗变为64.256欧。

(4)单击“2”从弹出的菜单中选择Remove Layer,删除该层,阻抗变回65.762欧。

(5)选中右下角的Show Diff Impedance,激活了差分模式,Top层阻抗设置为65.762欧,耦合类型为NONE,DiffZ0没有显示任何值。

(6)从Top层的Coupling Type中选择EDGE,这时Spacing显示5mil,这时默认间距值。DiffZ0显示107.33欧。

(7)在DiffZ0栏输入100,按Tab,弹出两个选项Line Spacing和Line Width,将选择这两项重新计算以获得100欧的输入差分阻抗。

(8)选择Line Width ,OK,对于5.9mil间距的差分阻抗是100.51欧,还可以从TOP窗口选择Line Width作为目标重新计算,以获得100欧目标差分阻抗。

(9)单击TOP层的Width,输入6.0,按Tab,就会自动更改Differential Impedance值进行计算,此时差分阻抗为99.814欧,阻抗值为60.636欧。

(10)编辑BOTTOM层获得100欧差分阻抗,设置为EDGE,Line Width为6.0,spacing为5.0,现在差分阻抗为99.814欧,阻抗值为60.636欧。

(11)单击OK,关闭Layout Cross Section。File->Save as,保存为D:\diffPair\PCI3.brd。

(12)测量差分缓冲延迟,执行Analyze-Model Browser,弹出SI Model Browser对话框:

(13)选择sunspot.dml,点击Edit,弹出IBIS Device Model Editor对话框。

(14)在IBIS Pin Data列表框中单击Pin 1,弹出IBIS Device Pin Data 对话框,在Diff Pair Data栏,将Pin 1栏设置为Non-Inverting,将Mate Pin设置为2。

(15)单击IBIS Device Pin Data对话框底部的Buffer Delays,弹出Buffer Delays对话框。

(16)在Differential Buffer Delay区域的ESpice Model栏选择C5P在Diff Ref Voltage的Min、Typical、Max区域输入0V,将假定一个默认的差分参考电压0V。

(17)单击Buffer Delays对话框中的Differential Buffer Delay区域的Measure Differential Buffer Delays,测量这个驱动器的Rise和Fall延迟。

(18)单击OK,关闭Buffer Delays对话框,单击OK,关闭IBIS Device Pin Data对话框。单击OK,关闭IBIS Device Model Editor对话框,弹出dmlcheck messages。

(19)关闭dmlcheck messages,关闭SI Model Browser。

(20)分配SI模型,执行Analyze->Model Assignment,弹出Signal Model Assignment对话框,单击Auto Setup。

(21)从列表中选择SUNSPOT-1单击Signal Model Assignment对话框中的Find Model,弹出SI Model Browser,在SI Model Browser中的Model Name Pattern栏输入SUN*,显示sunspot。

(22)选择Sunspot,单击Assign,这时SUNSPOT-1就被分配了模型sunspot。

(23)同样的步骤为ATOMIC_TRAC-1和CMCHOKE-5分配模型。(atomic_plcc44和CMCHOKE)

(24)File->Save As,保存为D:\diffPair\PCI4.brd。

信号完整性之差分对设计2(仿真前准备)

时间: 2024-08-01 03:33:19

信号完整性之差分对设计2(仿真前准备)的相关文章

信号完整性之差分对设计3(仿真差分对)

对差分对仿真,首先要提取差分对的拓扑,然后对其进行仿真并对仿真结果进行分析. (1)启动Allegro PCB SI GXL,打开D:\diffPair\PCI4.brd. (2)执行Analyze->Preferences,弹出Analysis Preferences对话框. (3)在InterconnectModels标签页设置Percent Manhattan为100,Default Impedance为100ohm,Default Diff-Velocity为1.4142e+008 M/

信号完整性之差分对设计6(后布线分析)

对已经完成布线的差分对进行后布线分析. (1)执行菜单命令Analyze-Preferences,选择Interconnect Models,设置互连参数如图: (2)单击OK,关闭对话框. (3)打开Allegro Constraint Manager,执行Tools-Options,弹出Options窗口,按图进行设置: (4)在Allegro Constraint Manager执行Objects-Filter,弹出Filter窗口,设置如图: (5)单击OK,关闭Filter窗口. (6

信号完整性之差分对设计1(建立差分对)

对差分对进行仿真,首先需要建立差分对并对其进行设置,然后提取差分对的拓扑并对其进行仿真和分析,根据分析结果建立差分对约束并对其进行差分对布线,最后对差分对进行后布线分析检验是否满足设计要求.实例下载地址:http://download.csdn.net/detail/wu20093346/7747837 手工建立差分对 (1)启动Allegro PCB SI GXL,打开D:\diffPair\PCI1.brd. (2)执行Logic->Assign Differential Pair,弹出As

信号完整性之差分对设计5(差分对布线)

在差分对约束的情况下对差分对进行布线,实例下载地址:http://download.csdn.net/detail/wu20093346/7747837 (1)使用Allegro PCB SI GXL打开PCI5.brd.执行Display-Ratsnest,弹出Display-Ratsnest对话框. (2)在Select By栏选择Net,在Net Filter输入LOOP*. (3)单击LOOPIN_P和LOOPIN_N,显示飞线,单击OK,关闭对话框. (4)执行Route-Connec

信号完整性之差分对设计4(差分对约束)

建立差分对约束: (1)设置差分对约束,从SigXplorer PCB SI GXL打开diff_sim.top拓扑. (2)执行Setup-Constraints,弹出Set Topology Constraints对话框 (3)选择Diff Pair标签页,设置如图: (4)单击OK,关闭对话框,File->Save,保存拓扑,File->Exit. (5)应用差分对拓扑,打开Allegro Constraint Manager窗口,执行File-Import-Electrical CSe

PCB设计与信号完整性

之前设计板卡时,未曾系统的学习关于SI相关知识.将之前的资料整理如下: 与SI有关的因素:反射,串扰,辐射.反射是由于传输路径上的阻抗不匹配导致:串扰是由于线间距导致:辐射则与高速器件本身以及PCB设计有关. (1)信号线的阻抗匹配   传输线判断 利用之前判断高速信号的公式,所以对于高速和低速的区分,需要考虑信号频率和传输路径长度. 判断步骤: 1)获得信号的有效频率Fknee 和走线长度 L: 2)利用Fknee 计算出信号的有效波长λknee,,即λknee = C /Fknee ; 3)

差分信号及PCB差分信号设计中几个常见的误区.

大家都知道理做PCB板就是把设计好的原理图变成一块实实在在的PCB电路板,请别小看这一过程,有很多原理上行得通的东西在工程中却难以实现,或是别人能实现的东西另一些人却实现不了,因此说做一块PCB板不难,但要做好一块PCB板却不是一件容易的事情.今天就由捷配小编为你讲解关于,差分信号及PCB差分信号设计中几个常见的误区.差分信号(DifferenTIal Signal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么令它这么倍受青睐呢?在PCB设计中又如何能保证其

信号完整性分析入门建议

随着芯片的集成度越来越高,生产工艺的改善及成本压力的增加,芯片厂商在生产芯片时,芯片的沟道越来越短.这造成了即使频率很低的信号,其上升下降时间会非常的小,在板级设计时,如果设计不合理,信号的过冲及振荡现象严重.所以,正如Eric Bogatin所说:有两种工程师,一种是已经遇到了信号完整性问题,另一种是即将遇到信号完整性问题.因此,关于信号完整性的分析就显得格外重要. 这里,主要是谈谈学习的方法.顺序.仿真软件.测试测量.电源完整性.电磁兼容.一.关于学习的方法 刚开始的时候,可以先看看"中兴通

于博士信号完整性年中研讨会北京站预约报名

<信号完整性--系统化设计方法及案例分析>高级研修班 主办单位:北京中鼎畅讯科技有限公司 举办时间:2017年7月14-15日(2天) 举办地点:北京 课程简介 信号完整性是内嵌于PCB设计中的一项必备内容,无论高速板还是低速板或多或少都会涉及信号完整性问题.仿真或者guideline的确可以解决部分问题,但无法覆盖全部风险点,对高危风险点失去控制经常导致设计失败,保证设计成功需要系统化的设计方法.许多工程师对信号完整性知识有所了解,但干活时却无处着手.把信号完整性设计落到实处,也需要清晰的思