vivado中TCL的使用

Tcl介绍

Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的。看在Vivado上,Tcl已经成为唯一支持的脚本

Tcl(读作tickle)诞生于80年代的加州大学伯克利分校,作为一种简单高效可移植性好的脚本语言,目前已经广泛应用在几乎所有的EDA工具中。Tcl 的最大特点就是其语法格式极其简单甚至可以说僵化,采用纯粹的 [命令 选项 参数] 形式,是名副其实的“工具命令语言”( 即Tcl的全称Tool Command Language)。

实际上Tcl的功能可以很强大,用其编写的程序也可以很复杂,但要在Vivado或大部分其它EDA工具中使用,则只需掌握其中最基本的几个部分。

通过Tcl, Vivado具备了强大的设计分析能力

? 快速定位设计中的问题

? 减少设计迭代周期

Windows Key + E 打开文件浏览器

路径:E:\VivadoProject\ZynqHW_Lab3_Solution\ZynqDesign\ZynqDesign.srcs\sources_1\bd\Z_system

准备工作

首先需要设置环境变量,在path环境变量中添加Vivado的路径,路径设置到bin文件夹,例如C:\Xilinx\Vivado\2014.1\bin

在Windows界面下,“开始”->“运行”,输入cmd,打开windows命令行终端。这个时候 有三个选择:

1.   输入“vivado”,启动Vivado GUI界面,和点击桌面上的图标启动Vivado没什么区别;事实上,直接点击桌面图标,就是调用windows batch命令启动vivado

2.

2. 输入“vivado -modebatch -source file.tcl”,从脚本批处理的形式启动Vivado,运行后直接执行file.tcl文件

3. 输入“vivado -modetcl”,启动Tcl交互式命令行。

3.

注:需要先配置环境变量,否则在cmd的时候会出现

Tcl是一种很容易用户自己定义命令的脚本语言,Xilinx在此基础上增加了大量Vivado的命令。对于Vivado自定义的非标准的Tcl命令,输入该命令后,继续输入空格+“-help”,可以查到该命令的详细解释。

环境变量的配置:

环境变量一般是指在操作系统中用来指定操作系统运行环境的一些参数,比如临时文件夹位置和系统文件夹位置等。这点有点类似于DOS时期的默认路径,当你运行某些程序时除了在当前文件夹中寻找外,还会到设置的默认路径中去查找。简单地说这里的“Path”就是一个变量,里面存储了一些常用命令所存放的目录路径

右击计算机,选择属性,找到并打开“高级系统配置”。在接下来的页面中点击“高级系统配置”,打开“系统属性”窗口。

高级——环境变量

在path环境变量中添加Vivado的路径,路径设置到bin文件夹

此时,环境变量并没有生效,需要重启计算机或者重启explore.exe

重启explorer.exe,环境变量配置完成 并生效

开始使用tcl模式

Tcl console

输入tcl命令行,cd +文件路径……打开工程

注意·:在文件浏览器路径复制的文件路径斜杠不对,需要换成右斜杠。。。

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时间: 2024-08-28 22:43:19

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Tcl在Vivado中的使用

http://blog.chinaaet.com/detail/36014 Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发.与之前的ISE设计套件相比,Vivado可以说是全新设计的.无论从界面.设置.算法,还是从对使用者思路的要求,都是全新的.看了大家很多的博文,基本上都是用GUI创建工程,那我就简单介绍一下Vivado的脚本使用. 在ISE设计套件中,支持多种脚本: 可以用xperl来运行perl脚本,可以用xtclsh来运行Tcl脚本,

vivado自动化tcl实现(更新中)

ug1197-vivado-high-level-productivity vivado中如何使用自动化工具进行设计?用过的项目有AD9361提供的官方例子中,使用了自动化方式,可以借鉴. 原文地址:https://www.cnblogs.com/limanjihe/p/9802086.html

在Vivado中调用ModelSim生成FSM的状态转移图

如果我们已经书写了一段FSM代码,现在想倒过来把它转换成为状态转移图,方便我们直观地检查我们书写的状态对不对(在写论文什么的画图太麻烦的时候,有个自动生成的是多方便啊!),应该怎么弄呢?通过在Vivado中调用ModelSim,可以直接完成这个操作,下面我们就来看看这个神奇的转换是如何完成的. 首先介绍一下软件环境: ü  操作系统win7 sp1 64位 ü  Vivado2014.1 64位 ü  Modelsim SE-64 10.2c 然后就是打开Vivado,新建一个RTL工程,配置好

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Vivado和ISE相比ChipScope已经大幅改变,很多人都不习惯.在ISE中称为ChipScope而Vivado中就称为in system debug.下面就介绍Vivado中如何使用debug工具. Debug分为3个阶段:1. 探测信号:在设计中标志想要查看的信号2. 布局布线:给包含了debug IP的设计布局布线3. 分析:上板看信号 一 探测信号探测信号有2种方法一种是直接在HDL源代码中用(*mark_debug = "true"*)标识出要探测的信号 另一种是 在综

vivado中如何使用chipscope

如何使用chipscope 参考: https://www.cnblogs.com/liujinggang/p/9813863.html Xilinx FPGA开发实用教程---徐文波 田耘 1.ChipScope Pro工作原理 ChipScope Pro是一款在线调试软件,可以观察FPGA内部的任何信号,触发条件,数据宽度和深度等.不足在于速度和数据量. ChipScope用于在测试过程中观察芯片内部信号.便于调试. 将逻辑分析仪.总线分析仪.虚拟IO小型软件核直接插入到用户的设计当中,信号

在vivado中使用attribute

之前最常用的一个attribute就是mark_debug了,语法如下:(*mark_debug="ture"*). 今天又学到几个新的,原文在这里:http://china.xilinx.com/support/answers/54357.html 一.PARALLEL_CASE (Verilog Only) Parallel case is valid only for Verilog designs. This attribute forces a case statement

vivado中建立工程,创建zynq嵌入式系统

打开vivado,点击create New Project, 下边的建立子目录工程一定要勾选.点击下一步: 选择第一个,下方可选项不要勾选.点击下一步: 选择verilog语言,不添加文件,然后一直点击下一步:到了选板子的步骤,直接点击boards, 选择如图: 完成. 创建zynq嵌入式系统: 创建一个block Design ,在Flow Navigator区域展开IP Integrator,选择create Block Design 然后工作域将会打开ip Integrator 的图表画布

vivado中调用ultraedit 编辑器

ISE下点击菜单Edit -> Preferences -> Editor. 在Editor选项框里选择Custom,在Command line syntax文本框里输入: {C:/Program Files/Notepad++/notepad++.exe} $1 大括号{}里是你的notepad++.exe的路径,路径中存在空格的话加上大括号:$1相当于文件名. 然后点OK.以后在ISE工程下点击某个.v或.vhd文件,或者文件编译报错点击错误文件,都会自动调用Notepad++来打开文件.

如何在vivado中调用ultraedit 编辑器

. 要改为:[file name] -l[line number]