跨时钟域设计【一】——Slow to fast clock domain

跨时钟域设计是FPGA设计中经常遇到的问题,特别是对Trigger信号进行同步设计,往往需要把慢时钟域的Trigger信号同步到快时钟域下,下面是我工作中用到的慢时钟域到快时钟域的Verilog HDL设计。

 

  // Trigger Cross Domain Design, Slow to fast clock domain
  module Trig_ CrossDomain _S2F (
      input clkB,
      input rst_n,
      input TrigIn_clkA,

      output TrigOut_clkB
      );

    reg [2:0] Trig_dealy;

   always @(posedge clkB or negedge rst_n)
      if(!rst_n)
         Trig_dealy <= 0;
      else
      begin 
        Trig_dealy[0] <= TrigIn_clkA;
        Trig_dealy[1] <= Trig_dealy[0];
        Trig_dealy[2] <= Trig_dealy[1];
      end

   assign TrigOut_clkB = Trig_dealy[1] & (!Trig_dealy[2]);

  endmodule

时间: 2024-11-05 23:20:02

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跨时钟域设计中,对快时钟域的Trigger信号同步到慢时钟域,可以采用上面的电路实现,Verilog HDL设计如下:   // Trigger signal sync, Fast clock domain to slow domainmodule Trig_CrossDomain_F2S ( input clkB, input rst_n, input TrigIn_clkA,  output  reg TrigOut_clkB );  reg Q1,Q2,nQ2;  always @(pos

数字IC学习之五(综合、SVA以及跨时钟域设计)

我们来说说综合,通常意义上的综合指的是,将RTL风格的描述转化为逻辑网标,通俗点说,就是把你的代码转化成真实的电路,我们以EDA工具Design Compiler为例来说说如何进行综合,对于综合我推荐的资料为<Design Compiler User Guide>(synopsys)(书1),<Optimization Reference Manual>(synopsys)(书2),<高级ASIC芯片综合>(书3),<专用集成电路设计实用教程>(虞)(书4)

跨时钟域的寄存器访问

在verilog中,如果对于一个寄存器可能同时有两个时钟clk对其进行操作,为了防止读写冲突,需要做如下简单处理 clk_f( fast时钟)和clk_s(slow时钟) clk_s对寄存器time_cnt进行写操作, clk_f对寄存器time_cnt进行读操作, 所以当clk_f边沿读取time_cnt的值得时候,time_cnt可能正是clk_s对寄存器写的时候,从而造成clk_f读错误 如下处理 reg time_cnt1,time_cnt2; always @(posedge clk_

跨时钟域信号处理

1.什么是跨时钟域? 如图所示: 缺点:数据传输不可靠 2.如何实现信号传输稳定? 设计最基本的思想就是同步. 看两篇文章:<(多图) 跨越鸿沟:同步世界中的异步信号>.<cpu与fpga跨时钟域数据交换的实现问题>

FPGA中亚稳态相关问题及跨时钟域处理

前言 触发器输入端口的数据在时间窗口内发生变化,会导致时序违例.触发器的输出在一段时间内徘徊在一个中间电平,既不是0也不是1.这段时间称为决断时间(resolution time).经过resolution time之后Q端将稳定到0或1上,但是稳定到0或者1,是随机的,与输入没有必然的关系. 触发器由于物理工艺原因,数据并不是理想化的只要触发沿时刻不变即可.触发器有固定的建立时间,保持时间. 建立时间:在时钟有效沿到来前数据需要稳定的时间. 保持时间:在时钟有效沿之后数据还需要保持不变的时间.

跨时钟域信号处理——专用握手信号

在逻辑设计领域,只涉及单个时钟域的设计并不多.尤其对于一些复杂的应用,FPGA往往需要和多个时钟域的信号进行通信.异步时钟域所涉及的两个时钟之间可能存在相位差,也可能没有任何频率关系,即通常所说的不同频不同相. 图1是一个跨时钟域的异步通信实例,发送域和接收域的时钟分别是clk_a和clk_b.这两个时钟频率不同,并且存在一定的相位差.对于接收时钟域而言,来自发送时钟域的信号data_a2b有可能在任何时刻变化. 图1 跨时钟域通信 对于上述的异步时钟域通信,设计者需要做特殊的处理以确保数据可靠

FPGA中信号的跨时钟域处理模板(一)

在做项目的时,我们经常会使用到多个时钟.每一个时钟在FPGA内部都会形成一个时钟域,如果一个时钟域中要用到另外一个时钟域的信号,也就形成了跨时钟域的操作,这时候要格外小心. 一.实际使用背景       假设在项目中需要在clk_b时钟域中用到用到来自clk_a中的信号.那么此信号就需要从clk_a时钟域跨越到clk_b中因此我们要建立一个同步计数器,该设计器从clk_a 中获取信号,然后再clk_b中创建一个新的信号.并从作为输出.模型如下: 在此设计中.我们假设输入的信号与clk_a和clk

FPGA中信号的跨时钟域处理模板(三)

一.背景  如果clk_a时钟域中的某个任务需要在clk_b时钟域中来完成.则可以采用以下设计:通过框图可知人任务的跨时钟域的处理相当于两个买冲刺你好的跨时钟域的处理.在两个标志信号跨时钟域完成后,在此期间相关任务的跨时钟域. 这只是其中的一种方法. 二.模板 模块 TaskAck_CrossDomain( 输入 clkA, 输入 TaskStart_clkA, 输出 TaskBusy_clkA,TaskDone_clkA, 输入 clkB, 输出 TaskStart_clkB,TaskBusy

多时钟域设计——数据信号传输

主要内容: 使用握手信号进行跨时钟域的数据信号传输 使用FIFO进行跨时钟域的数据信号传输 跨时钟域的数据信号传输总结 同步器为什么不适合用于跨时钟域数据传输过程 一般情况下数据信号的都是多位的,以数据总线的形式传输. 同步器只能降低亚稳态传输的概率,不能确保正确的同步信号. 因此如果简单的使用多组同步器进行数据信号跨时钟域传输,可能导致数据信号中多位数据在传输过程中发生错误. 时钟定义命名 前级时钟=发送时钟: 后级时钟=采样时钟=接收时钟: 1.使用握手信号进行跨时钟域的数据信号传输 根据发