Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，两种HDL均为IEEE标准。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。
Verilog是由Gateway Design Automation公司的工程师Prabhu Goel和菲尔·莫比（Phil Moorby）发明的。1990年，Gateway设计自动化被Cadence公司收购。
1990年代初，开放Verilog国际（Open Verilog International, OVI）组织（即现在的Accellera）成立，Verilog面向公有领域开放。Verilog成为了电气电子工程师学会IEEE1364-1995标准，即通常所说的Verilog-95。其后对Verilog进行了修正和扩展，这个扩展后的版本后来成为了IEEE1364-2001标准，即通常所说的Verilog-2001。目前，Verilog-2001是Verilog的最主流版本，被大多数商业电子设计自动化软件包支持。2005年，Verilog再次进行了更新，即IEEE1364-2005标准。该版本只是对上一版本的细微修正。这个版本还包括了一个相对独立的新部分，即Verilog-AMS。这个扩展使得传统的Verilog可以对集成的模拟和混合信号系统进行建模。
IEEE 1364-2005标准容易与SystemVerilog（IEEE1800-2005标准）混淆 。IEEE1800-2005是Verilog-2005的一个超集，它是硬件描述语言、硬件验证语言的一个集成。2009年，IEEE 1364-2005和IEEE 1800-2005两个部分合并为IEEE 1800-2009，成为了一个新的、统一的SystemVerilog硬件描述验证语言（hardware description and verification language, HDVL）。
Verilog语言结合了C语言和Pascal的许多优点。Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。这是因为C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。
用Verilog实现Hello world程序：
module main;
initial
begin
$display(“Hello World!”);
$finish;
end
endmodule
注：Verilog最初是被用来仿真和验证，可笑之处在于，我在学习Verilog时故意跳过了Verilog的仿真和验证部分，只学了Verilog语法的综合部分。
参考文献：
[1] Verilog HDL. 百度百科. 2015,08,10.
[2] Verilog. https://en.wikipedia.org/wiki/Verilog. 2015,08,10.