pll及其modesim仿真

100mhz输入时钟，pll层40mhz和200zhm

进入quartus，建立工程，新建图形文件，导入pll模块，设定pll相关参数。

 

完成pll模块的建立，并生成pll.v文件

建立modesim工程

对pll模块进行打包

建立激励文本pll_module_tp

这样，modesim工作目录中除了pll.v, pll_module.v, pll_module_tp文件外，还需加入alter仿真库文件（如果modesim软件添加过alter库，这不需要）

进行编译

编译完成后，simulation-start simulation，选中仿真文件（本例中需取消enable optimization，我也还不知道为什么）

run 运行仿真

时间： 2024-08-02 07:13:14

pll及其modesim仿真的相关文章

verilog写的LCD1602 显示

在读本文之前,请先阅读 LCD1602 的 datasheet(百度到处都是) ,熟悉有关的11条指令集. LCD1602的11个指令集链接 http://www.cnblogs.com/aslmer/p/5801363.html(这是我总结的11条指令集,中英文结合) 1.LCD1602基础知识 (2)LCD1602操作流程 2.代码: module lcd_1602_driver( clk , rst_n , lcd_en , lcd_rw , lcd_rs , lcd_data ); in

Normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode

FIFO是先进先出,可以用fifo来处理跨时钟域的数据传输问题,用到的地方特别多,一定要搞会. 在学习调用fifo的IP核中发现有normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode这两种模式,就研究一下. 研究 IP 核最方便的方式就是用 modesim 仿真一下,这样关系就会很明了. 下面的两幅图是我用 Time_Gen 软件自己总结画的,并不是 modesim 的仿真图. 假定存入fifo的第一个数是01,第二个数是

[转]Normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode

FIFO是先进先出,可以用fifo来处理跨时钟域的数据传输问题,用到的地方特别多,一定要搞会. 在学习调用fifo的IP核中发现有normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode这两种模式,就研究一下. 研究 IP 核最方便的方式就是用 modesim 仿真一下,这样关系就会很明了. 下面的两幅图是我用 Time_Gen 软件自己总结画的,并不是 modesim 的仿真图. 假定存入fifo的第一个数是01,第二个数是

[Altera]PLL仿真

EDA Tools: 1.Quartus II 13.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.05 ----------------------------------------------------------------------------------- 经常看到有人在纠结PLL仿真事项,由于自己也从未试过.特作试验. 一.PLL设置: ---------------------------------------- input

[Xilinx]Modelsim独立仿真Vivado生成的PLL核

EDA Tools: 1.Vivado 2015.1(64-bit) 2.Modelsim SE-64 10.1c Time: 2016.05.26 ----------------------------------------------------------------------------------- 喜欢使用Modelsim工具独立进行代码的仿真.也不是Vivado自带的不好(至少目前的小代码没啥影响) 只是在一个vivado工程进行仿真时,添加文件的功能没用太明白,好烦! --

如何用ModelsimSE仿真IP核-以PLL为例

我们之前介绍了如何使用Modelsim SE进行仿真和利用do文件的仿真方法,但是其中待仿真的模块是我们自己编写的Verilog模块,但是在实际工作中,我们的设计中会经常用到FPGA厂商给我们提供的现成模块-IP核,这些模块我们看到不到源代码,只知道IP核的端口信息,当我们要仿真的时候,同样要向Modelsim提供这些IP核的信息,而FPGA厂商也会给我们提供相应的IP核的编译库文件,我们如果设计中包含这些IP核,就必须在仿真之前,将这些库文件编译到Moldelsim 的库中去.其实IP核只是我

QuartusII 13.0 PLL IP Core调用及仿真

有一个多月没用用Quartus II了,都快忘了IP 是怎么用调用的了,还好有之前做的笔记,现在整理出来,终于体会到做笔记的好处. 一.  QuartusII的pll的调用 打开软件界面 Tool——megawizard plug-in manage 选择——next 选择,输入IP核名称,next 按如图所示参数,配置IP核. 添加复位信号,添加locked,锁相完成信号,为了更好的管理工程模块,然后一直next到如下界面(areset是低电平时PLL正常工作还是高电平时PLL正常工作,loc

向modesim中添加alter库 （或者在每次仿真时将库文件加入仿真文件夹一起编译）

在ModelSim中进行仿真需要加入Quartus提供的仿真库,原因是下面三个方面:    ·Quartus不支持Testbench:    ·调用了megafunction或者lpm库之类的Altera的函数:    ·时序仿真要在Modelsim下做仿真.    下面以Altera器件为例,介绍如何在ModelSim中加入Altera的仿真库,Quartus II软件中自带有Altera的仿真库,只要把它拿到ModelSim中去编译一下就可以了,具体步骤如下:1.设置仿真库路径    打开M

Chipscope 仿真VmodCAM IIC程序

Chipscope 仿真VmodCAM IIC程序: 目的:熟悉EDK中建立chipscope 注意:zedboard使用digilent USB下载时,chipscope不能和SDK同一时候使用.否则芯片会死机. 要用仿真器烧敲代码. 1:搭建硬件平台 硬件平台例如以下所看到的:详细的EDK设计流程參见XILINX大学workshop http://china.xilinx.com/support/university/professors.html 搭建后的平台见下图,当中除了IIC和axi