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时钟多路器用于使同一个逻辑功能具有不同的时钟，比如需要处理多个频率标准的通信应用常常使用多个时钟。下图是某一类型的时钟多路器：
虽然在时钟信号上引入多路逻辑会产生毛刺等问题，但是在不同的应用中，对多路时钟的要求区别
很大。但是如果能够满足以下标准，时钟多路操作是可接受的：
- 在初始化配置后，时钟多路逻辑不在改变。
- 在时钟切换时，寄存器始终处于复位状态。
- 在时钟切换时产生的短暂错误没有负面影响。
如果设计中时钟切换很频繁，并且不在复位时切换，设计中也不能允许出现短暂的错误，就必须使用同步设计以确保寄存器没有违背时序，时钟信号上不会出现毛刺等问题。下图是一个无毛刺的时钟多路复用器：
上图的结构适用于任意数量的时钟通道，而且在切换的过程中，可以容许极端的竞争冒险。
以下是时钟多路复用器功能仿真波形图，具体代码请参考下方参考代码链接，同时Altera也提供了对应的IP核，详情请参考Clock Control Block (ALTCLKCTRL) Megafunction User Guide
参考资料
1 Advanced Synthesis Cookbook
2 The Art of Hardware Architecture
3 参考代码