Vivado将模块封装为IP的方法（网表文件）【转】

。 https://blog.csdn.net/u011435907/article/details/78233375

在给别人用自己的工程时可以封装IP，Vivado用封装IP的工具，可以得到像xilinx的ip一样的可以配置参数的IP核，但是用其他工程调用后发现还是能看到源文件，如何将工程源文件加密，暂时没有找到方法，如果知道还请赐教。而直接用.edif网表文件作为ip的方法如下：

1、建立工程设置顶层模块

将需要封装的模块设置为顶层模块。（shift_bus模块）

2、综合待封装模块

vivado综合时会默认将输入输出端口添加buffer缓存，而封装的模块大多都是用在一个大的模块的内部，综合不能添加iobuf，在ISE的综合选项中有-iobuf选项而在Vivado中该选项是隐藏的，可以在综合设置窗口的Options下面最后一项 More Options一栏写入“-no_iobuf”，然后综合即可。
3、生成.edif网表文件

打开综合后的设计：在Flow Navigator中点击“Open Synthesis Deisgn”

在TCL Console中输入：“write_edif  /path/xx.edif” 。特别注意：路径分隔字符为“/”（得到的网表文件为shift_bus.edif）

4、建立wrapper

建立一个与待封装模块同名的.v文件，该文件只描述该模块的接口。(shift_bus.v)
                                                                               
5、调用

将shift_bus.v和shift_bus.edif文件添加到需要调用的工程中，然后直接对shift_bus模块进行例化即可。

原文：https://blog.csdn.net/u011435907/article/details/78233375

原文地址：https://www.cnblogs.com/lidan2019/p/10316043.html