常见问题汇总；1.alt2gxb模块的每个发送端都需要一个高速；通常情况下一定要从FPGA外面引进来，首选是GX；2.如果我一个FPGA里面有多个alt2gxb模；3.gxb模块里面的Calibrationclk；校准内部匹配电阻用；4.用到gxb模块的bank的参考电压是否必须接；gxb用1.5V或1.2V,推荐客户用1.5V.；5.gxb模块的输入端如果
常见问题汇总
1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟（至少100M以上），请问这个时钟一定要从FPGA外面引进来吗？
通常情况下一定要从FPGA外面引进来，首选是GXB模块的专用时钟引脚，或上下BANK的专用时钟输入脚。时钟是至少60M以上。
2. 如果我一个FPGA里面有多个alt2gxb模块，是否能共用一个这样的输入时钟？ 可以。
3. gxb模块里面的Calibration clk 是干嘛用的，能不能不用它？
校准内部匹配电阻用。此时钟可以内部提供，频率在10M到125M都可以，如果外部时钟不合适的话，甚至可以用逻辑来分频（比如参考钟是156M，内部触发器作个2分频就可以用了。
4. 用到gxb模块的bank的参考电压是否必须接1.5V？因为我看到资料上有3.3V的CML和LVDS电平（附件里面的截图）
gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。
5. gxb模块的输入端如果平时不需要传数据，是否置0？还是需要我们在数据线上发送别的数据，是否gxb模块能自动发送同步码？
平时可以置0，但在上电后，你必须首先发送对端接收侧的word aligner码型（通常用k28.5), 这是需要手工控制的。
6. LVDS模块没有同步码，做接收时好像没办法数据对其，比如8比特数据容易错开2、3位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗
通常需要逻辑去进行word aligner操作，如同GXB一样。某些特定情况下可以预先知道边界。这个问题讨论过好多次了，所谓的特定情况你可以看STRATIX II手册（不是Stratix II GX 手册），搜索 “Differential I/O Bit Position”
7.请问在alt2gxb模块，有两个时钟：pll_inclk和cali_clk，手册上说cali_clk要求不是很高，可以用计数器产生，那么输入的并行数据txdata_in应该用哪个时钟锁存呢？
cali_clk仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。txdata_in应该用tx_clkout锁存。
8.pll_inclk可不可以用内部锁相环产生，然后输出经过一个差分时钟驱动，再送到gxb所在bank的REFCLK引脚？或者直接内部锁相环产生，直接送给gxb模块使用？
出于时钟质量考虑，我们不推荐用FPGA内部的锁相环来提供GXB的参考时钟，尤其是2SGX工作在3Gbps以上时。
速率低时如果客户一定要用PLL级联，在quartus.ini文件（注意该文件不是自动产生的，需要用户自己创建，放在当前工程根目录下）中包含下面这句话，如你描述的通过外部走线绕一下提供参考时钟没有必要。
siigx_allow_pll_cascade_to_tx_pll=on
9.在仿真时我直接加入激励数据给发送模块，它的串行输出再直接复制给接收模块，可是没有任何结果，请问有没有一种有效的仿真方法来仿真alt2gxb模块？
仿真时你需要激励一下powerdown信号，起始给高电平，过一会儿拉低。同时提供准确频率的参考时钟。
10.如果某个bank用到了LVDS模块，是不是这个bank的参考电压应该接2.5V，而IO电压仍然3.3V？
对lvds, IO 电压是3.3V, 参考电压不需要提供
11. 我在130 II gx里面放了几个GXB模块，设置的是100M输入时钟，数据率4G，线宽是32位， 这样模块就没有rx_outclk这个信号线了，那么receiver的输出数据靠哪个时钟来锁呢？ 你把rate matcher那个功能取消掉就可以由rx_outclk的输出了
12. 还有综合的时候报错说：
CRU output frequency 2398.1M of the receiver PLL of GXB receiver channel atom .... must be in the frequency range of 310.9M to 1564.9M
请问这个问题怎么解决？
因为客户选的是C5，Transceiver速率到不了4G。
详见IIGX Handbook Table 6-6和
Table 6-7
13、如果GXB的引脚硬件上p\n画反了怎么办？
在软件中设置下面管脚可以控制p\n的极性。
14、GXB输出电平是什么标准？跟光收发器怎么接？
GXB输出为1.5V PCML电平，与LVPECL不同，LVPECL支持速度一般不高，<2Gbps，CML适用于高速场合。通过交流耦合，可以和LVDS、LVPECL、3.3V PCML接口相连。
跟光收发器间需要加交流耦合，跟距离无关，主要是隔直流，使得GXB和光收发器可以独立供电；对光收发器接口没有特殊要求。
15、IIGX设计时，电源用多大的合适？
客户用EP2SGX90EF1152C5，核电压和IO电压分别用3A线性电源供电，不过他只用
了一路光纤，逻辑资源也用的不是很多。
用EP2SGX130GF1508C5时，7路光纤3.125Gbps，资源按80%，EPE估算结果为7W多，客户按10W设计。
详细数据见“D:\资料\Altera\datasheet\总结\功耗估算”。
16、仿真时是否可以设置字节对齐字符为任意字符？
可以，不过需要选择Flip word alignment pattern bits。如果选择了8B/10B编码还是建议选择标准K码。
17、数据8bits，速率2Gbps，那加了8B/10B后速率是多少呢？
速率还是2Gbps，但是效率变为80%，因为加了2bits的开销。
18、使用GXB时，发送数据前是不是必须发Control Pattern，应该发多少个？
Yes. It‘s depend on how many frequency offset (sucha as +/-100ppm or +/-300ppm) you want to compensate, this is included in the protocol specification.
19、Skip pattern和Control pattern有何区别？
You can refer to data sheet for details. In following picture, K28.5 is control pattern and K28.0 is skip pattern.
20、接收时，PLL和参考时钟何时匹配？ 详见IIGX Transceiver User Guide 2-63
21、 用语言调用GXB，Fit始终报下面错误：
Error: Can‘t place input pin "rx_datain_1" in Pin_E1 because the pin is not connected to GXB Transceiver logic but the location is GXB Receiver pin.
Error: The node "rx_datain_1" is connected to or is part of a gigabit transceiver that must be placed into region "CUSTOM_REGION_X62_Y0_X62_Y37". However, your location assignment "PIN E1" is incompatible.
Error: Can‘t place input pin "rx_datain_1" in Pin_E1 because the pin is not connected to GXB Transceiver logic but the location is GXB Receiver pin.
Error: Can‘t fit design in device
You don‘t use any output of the GXB receiver side, so the receiver is synthesized off. Please use virtual pin or STP file to reserve the GXB receiver.
22、 导致 rx_pll_locked＝0的是输入时钟不好还是电路板上没有串行数据输入（或串行输入数据不好）？
注意gx器件的rx pll和rx cru是共用一个VCO的。在正常情况下（自动模式），上电后，VCO会先锁定参考时钟，rx_pll_locked变高之后，VCO会切换到锁输入数据状态，此时rx_freqlocked会变高。
当VCO锁定在输入数据时，也就是rx_freqlocked信号是高电平时，VCO的频率跟本地参考时钟的频率没有本质关系了，所以rx_pll_locked失去了意义了，无论高或低不代表任何含义。
用户只需要关心rx_freqlocked信号能否稳定在高电平，稳定在高电平表示输入数据能够正确锁定，如果rx_freqlocked在高低变化，说明输入数据还没有锁定，可能时没有串行数据输入或者数据不好。
rx_pll_locked通常情况下不需要去关心，只有rx_freqlocked无法稳定在高电平，用户又认为输入数据是好的的情况下，可以采用手动模式，强行把vco锁定在参考时钟上，来观察rx_pll_locked信号，作为一种问题定位的辅助手段。
23、 GXB的复位信号应该如何给？
24、EP2SGX90EF1152和EP2SGX60EF1152在QII7.2做Migration时，显示如下（IIGX90在前），L9竟然是NC。
http://3y.uu456.com/bp-0272302ccf84bqds28ea7ad7-1.html