终于指导完全国电设回家了，在家两星期时间里，除了把美食都重新过一遍外，计划做两件事，其中一件事就是学会Xilinx ISE软件。因为实验室都用的Xilinx的fpga芯片，因此要做好准备先学软件操作流程，现记下。
我安装了12.4版本，首先设计：
1、文件-->新建工程，命工程名，注意这个工程名就是文件夹的名字，然后next。选芯片、封装、速度、综合工具、仿真工具、语言等。
2、新建了工程后在工程管理器右键，new source添加文件。如果是verilog设计就选verilog module，注意文件名即模块名。然后进入Define Module窗口，这里可以设置input、output等然后就可以直接生成模板（应该也可以不管直接next，自己写前面的部分反而更熟悉）。
3、如果需要ip核，在new source窗口中选择IP（CORE……），然后稍等一会就出现ip的选择和对应的配置窗口，这里就忽略了。注意添加了ip core后，形成vco文件，其中有两个文件，一个是.v文件里面全是例化的模块基本看不懂，还有一个.veo文件（instantiation template)。这个是我们所关心的，因为它列出了调用的模板，相当于黑箱子露出了几个输入输出端口，按格式例化即可。
接下来是综合，采用自带综合工具XST，这里没啥好讲的，但注意右键 选择"Design Goals & Strategies"可以选择综合方案，如功率最优、时序性能最优、运行时间最短和平衡，默认平衡。
然后是仿真，原先打算安装Modelsim，后来发现自带ISim，用起来差不多。
1、View设置为simulation，然后new source，选择Verilog Test Fixure，命名，选择需要测试的源文件，然后finish，发现自带了模板！这点也是挺牛逼的啊，我再也不用像在Quartus中从timescale开始写testbench了，只需要在initial中的#100后添加rst等，然后在initial外面根据需要加上其他always、forever等过程语句即可，十分方便。
2、写好测试文件后，在测试文件和Simulation视图下，右键Simulate Behaviour Model并运行就会自动调用ISim。后面的就和没啥了。
3、有一点要注意就是源文件中的reg等必须地初始化，否则在仿真软件中会按x不定值处理。
后面的约束、实现、生成bit、下载及chipscope调试由于没有开发板在旁边，因此没法继续使用软件只能先在仿真的基础上学习，以后会补充。对比了一下ISE和Quartus，感觉ISE做的比较人性化，整个开发流程都在左下角的窗口很明显，不像Quartus到某一步就得去菜单栏找下一步在哪个地方，还有很多自动生成模板例如testbench等等，总之ISE做的比较细节，比较人性化，以后可能更多用它了。
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