在使用Verilog进行设计的过程中,使用task和function在同一个module中多次调用,充分提高了代码的复用性,有效增强设计的可维护性和复用性,可以避免不同模块间代码复制导致的不必要的错误。本文主要探讨task和function的使用以及两者之间的异同点。
1 task
定义不能出现在过程性语句快中,但是必须在“module-end”结构中。
格式一:
格式二:
task可以没有或者有一个或多个参数,值通过参数传入和传出task。输入输出在任务开始处声明,且输入与输出信号的排列顺序决定了task被调用时传递参数的顺序。在使用task时需要注意以下几点:
- task一般在过程性语句中被调用,且调用语句中的输入必须与task定义中的一致,输出亦然,参数传递的顺序保持一致;
- task参数是按照值传递方式进行传递(不是引用),所以在被调用的task执行的过程中,如果该task外部输入参数发生变化是不会影响正在执行的task;
- 因为task在过程性语句中定义,所以task在调用时传递的参数都是变量类型(reg、integer、real等);
- 定义task的module中的变量对于task是可见的,即task可引用其所在module中定义的变量,但是这种引用全局变量的做法极度不推荐;
- task在默认情况下是static,即当多个并行进程调用同一个task时将会有可能导致程序异常(后续进行示例
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时间: 2024-10-07 14:01:13