在使用Verilog建模组合逻辑时，经常会使用“@*”的方式实现将进程中素有输入信号隐含加入到敏感信号列表中。但是如果该进程中包含对函数的引用时，尽管使用“@*”，综合前后的仿真结果还是有出现不一致的情况。本文将对此进行示例说明。
1 问题示例
Verilog中可以在always后使用“@*”来代替冗长的敏感信号列表，这样做虽然在一定程度上可以保证仿真和综合的一致性，但是在一些情况下并不完全正确。例如下例，其中的函数引用了全局变量start，期望在start或者value发生变化时分别输出不同的仿真结果和信息：
仿真后的结果和信息如下：
在5ns和7ns处，全局信号start发生变化，且always语句使用了“@*”隐含增加了过程性语句中的所有信号，但是always调用的函数square2并没有执行，导致了仿真结果异常，并没有在start发生变化时输出预期的结果，显然“@*”并没有监测到start的变化。为此，对代码进行小部分修改，如下：
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时间： 2024-10-07 14:01:05