Through-dsys

今天工作的主要内容是Oracle 的AWR报表的生成

命令如下：

ssh 172.16.4.33

password： *****

[email protected]/ :# su - oracle

[email protected] /home/oracle:>sqlplus /nolog

SQL >conn /as sysdba;

@? /rdbms /admin/awrrpt

(然后根据提示输入相应的报表类型，起始与终止点，时间，以及保存路径文件名)

即可到处AWR报表，最后右键发给DBA即可

时间： 2024-12-20 05:08:21

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第三部分：S5PV210_时钟部分_1

时钟部分 (1)时钟域 S5PV210一共有三个时钟域:MSYS,DSYS,PSYS MSYS:(main system)主时钟域,包括CPU,DDR内存条,IROM和IRAM等 DSYS:(display system)显示时钟域,就是一般的和视频有关的就在这个时钟域中,如HDMI,TVENC... PSYS:(peripheral system)外围时钟域,就是GPIO接口,I2C接口,UART接口等这些外围设备就在这个时钟域上. 每个时钟域通过一条BRG(异步总线的桥梁)连接在一起. (2

ansys 常见命令集合

APDL换行与续行- APDL规定每行72个字符如果要写表达式A＝C1+C2 (C1与C2都为表达式可以用 B=C1 A=B+C2 将一行拆成两行来做但是如果不是表达式,而是输入一个命令参数过多的话,可以用续行命令RMORE,格式如下: RMORE, R7, R8, R9, R10, R11, R12 这个命令每次也只能输入6个参数,如果多于6个,可以重复使用RMORE就可以输入13-18,19-24等等.另外,于上面续行相应的是换行,一行命令太短可以使用多个命令共一行 $",没有双引号.这

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总结：S5PV210时钟系统

在数据手册<S5PV210_UM_REV1.1>中的section 02_system/3 CLOCK CONTROLLER(354页) 一.时钟域在S5PV210的SoC中,时钟系统分为三个区域:MSYS.DSYS.PSYS. (1)MSYS:CPU(Cortex-A8内核).DRAM控制器(DMC0和DMC1).IRAM.IROM等 (2)DSYS:主要是视频图像解码相关的时钟 (3)PSYS:内部外设相关(串口.SD.USB.GPIO.IIC.SPI等) 二.时钟源可以通过四个晶振作

SoC时钟系统简介

1.SoC的时钟获得一般有: * 外部直接输入时钟信号,SoC有个引脚用来输入外部时钟信号,用的很少. * 外部晶振+内部时钟发生器产生时钟,大部分低频单片机都是这么工作的. * 外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟,210属于这种. 2.时钟启动过程在初始化PLL前为晶振的24m主频,然后设定锁相周期,初始化pll,进行倍频.输出信号通过输出到各总线上,不同设备需要不同的分频. 3.PLL:APLL.MPLL.EPLL.VPLL APLL:Cor

Matlab高斯分布输入的PID控制

一.matlab的随机数组 s=1:1:500;in = 0.1*randn(1,500)+1;plot(s,in,'*'); hist(in,20); 二.PID控制网上源码: clear all; close all; ts=0.001; sys=tf(5.235e005,[1,87.35,1.047e004,0]);%建立传递函数 dsys=c2d(sys,ts,'z');%将连续的时间模型转换成离散的时间模型,采样时间是ts=0.001 [num,den]=tfdata(dsys,'v

u-boot分析（六）----时钟初始化

u-boot分析(六) 上篇博文我们按照210的启动流程,分析到了关闭看门狗,今天我们继续按照u-boot的启动流程进行分析,今天我们会主要分析时钟的初始化. 今天我们会用到的文档: 1. Arm9内核手册:http://download.csdn.net/detail/wrjvszq/8358867 2. Arm11内核手册:http://download.csdn.net/detail/wrjvszq/8358877 3. Arm a8内核手册:ht

C++ 多线程日志类的使用

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s5pv210的时钟系统概述

S5PV210的时钟系统 (外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟) 1.为什么要时钟系统?SoC内部有很多器件,譬如CPU.串口.DRAM控制器.GPIO等内部外设,这些东西要彼此协同工作,需要一个同步的时钟系统来指挥 2.为什么要内部先高频然后再分频?主要因为SoC内部有很多部件都需要时钟,而且各自需要的时钟频率不同,没法统一供应.因此设计思路是PLL后先得到一个最高的频率(1GHz.1.2GHz),然后各外设都有自己的分频器再来分频得到自己想要的

s5pv210——初始化时钟

1:s5pv210的时钟域 MSYS Domain:为处理器.3D.intc(中断).DMC0.DMC1.IRAM.IROM提供时钟,HCLK_MSYS:200MHZ.PCLK_MSYS:100MHz DSYS Domain:为音视频等设备提供时钟,HCLK_DSYS:166MHZ.PCLK_DSYS:83MHz PSYS Domain:为外设提供时钟,如GPIO.I2C.PWM.UART.WDT等.HCLK_PSYS:133MHZ.PCLK_PSYS:66MHz 2:s5pv210的晶振 s5