并行加法器延迟产生的原因？？？？？？解决方法？？？？

本文摘自《verilog数字系统设计教程》

为什么产生延迟？？？？？

　　在实现算法时（如卷积运算和傅里叶变换），我们经常利用并行加法器。

　　并行加法器是由多层逻辑结构构成，其中必然有逻辑延迟，还有布线延迟。

　　在进行多位运算时必然会出现延迟严重情况，尤其是32位和64位运算时。

　　这事我们就要求并行加法器的使用频率不能太大，否则周期很可能会超过延迟时间，也就是节拍时钟必须要大于电路的延迟。这样才能保证使用的正确性。

解决办法？？？？？

　　为了加快运算节拍，我们可以在运算电路的组合逻辑层加入多个寄存器组来暂缓中间结果，

　　这种设计就是常用的流水线（pine-line）办法。以后章节会有详细介绍。。。。。。。

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时间： 2024-12-17 00:55:36

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