【黑金教程笔记之001】veriloghdl 扫盲文—笔记&勘误

001_veriloghdl 扫盲文—笔记&勘误

2014/10/31

1. 原文作者：akuei2
2. 联系方式：blog.ednchina.con/akuei2

勘误001：

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0.1 各种HDL语言 下面的几段里的VDL应为VHDL。

勘误002：

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0.2 HDL语言的层次 上面的一行 笔记 应为 笔者。

勘误003：

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0.4 Verilog hdl语言真的有那么难掌握？ 上面一段倒数第三行括号里的文字 很习 应为 很习惯。

勘误004：

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代码module Add_module

always的敏感列表CLK和RSTn之间缺一个or 或 ，

rTemp <= 16‘b0;而不是4’0

勘误005：

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输出选择器的always @（）代码最后一行，Q 应为 rQ

勘误006：

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上面的代码块里，复位后 rLED<=4’b0001; 而不是 4’b0000

勘误007：

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下面的代码块里，case的分支1应为 1:

勘误008：

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代码块case语句里，0分支的Sum<=8’d0;缺;

勘误009：

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代码块里，case的分支1应为 1:

1. 如何把verilog hdl掌握好？

第一是Verilog HDL语言结构（建模）；第二是Verilog HDL用法（仿顺序操作）。

1. 笔者所设计的实例都是直接下载到开发。如果读者无法很好掌握时序的概念，仿真会非常不好使的。先把建模学好再谈什么仿真…

1. Verilog hdl语言有两个部分，综合语言和验证语言。

1. 0.7 Verilog hdl的综合语言

Eg01. reg和wire；

Eg02. always @（）的多样性；

Eg03. =和<=赋值；

Eg04. * / %；

1. 低级建模的基本单元：功能模块、控制模块、组合模块。