今天偶然要写来测试芯片的。以前都是写的verilog,无奈芯片使用VHDL写的,好像不能用verilog写的测试文件去测vhd文件。所以只能现学。在这里贴出基本的格式,以后方便查阅。
(VHDL易错点,在每个end……后都会有分号,经常忘记)
时间: 2024-10-20 03:54:48
今天偶然要写来测试芯片的。以前都是写的verilog,无奈芯片使用VHDL写的,好像不能用verilog写的测试文件去测vhd文件。所以只能现学。在这里贴出基本的格式,以后方便查阅。
(VHDL易错点,在每个end……后都会有分号,经常忘记)