【I2C】上拉电阻的选择

I2C的上拉电阻,有两个决定因素

  • 引脚灌电流能力
  • 通信速率

其中,芯片有单个引脚的灌电流能力和所有IO的灌电流能力,都需要考虑。芯片引脚内部会有电容,上拉电阻会和电容形成RC充放电影响上升沿的速率,也就是影响通信速率。

如何定量计算?

例如,使用stm32f051C8T6的GPIO模拟I2C,根据datasheet可知,

时间: 2024-11-09 01:45:46

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I2C 上拉电阻选择计算公式

I2C接口上拉电阻的选择 - I2C接口上拉电阻的选择 1.I2C接口的输出端是漏极开路或集电极开路,所以必须在接口外接上拉. 2.上拉电阻的范围很宽,但也需要跟据功耗.信号上升时间等具体确定. 和速度应该没关系.主要是I2C是oc,所以需要.和驱动的从机个数(虽然从机个数不是由电阻决定的)有一定关系 不能说和速度没关系, 从机数量多的话, 由于经常在CMOS 集成电路里面源和基底是相连的, 而漏和基底存在寄生电容, 所以源和漏之间是有寄生电容的, 过大的上拉电阻会引起延时,导致边缘的上升下降速

I2C上拉电阻

在一些PCB的layout中,大家往往会看到在I2C通信的接口处,往往会接入一个4.7K的电阻,有的datasheet上面明确有要求,需要接入,有的则没有要求.   I2C接口 对于单片机来讲,有些IO内部的上拉电阻可以使能,这样就省去了外部的上拉电阻,这是对于单片机带有标准I2C通信协议接口,若是只带有模拟I2C协议接口,那么就需要考虑接入上拉电阻问题.下图是摄像头进行配置通信时SCL和SDA需要进行上拉电阻的连接. 在大多数情况下,由于I2C接口采用Open Drain机制,器件本身只能输出

I2C上拉电阻的取值

对于I2C上拉电阻,在电路图中经常看到的取值是4.7KΩ,但是一直不知道这个依据,虽然现在依然不是很明白,现在只是先记录下当前的所知道的. 从I2C规范中得知,上拉电阻的取值跟总线电容.上升沿时间是有一定关系的,Rp的最小.最大取值的公式都不一样.并且规范中也只给出了标准.快速.快速+三种模式,高速.极速两种模式并没有给出,不知道是否可以用同样的公式?但是从计算的最大最小Rp,及一般产品上I2C设备数量也不是非常多,所以4.7K一般不会出现信号完整性问题.如下是规范中的内容. 原文地址:http

如何选择正确值的上拉电阻和下拉电阻?

如何选择正确值的上拉电阻和下拉电阻?上拉电阻和下拉电阻是如何确定?还是在选择此类电阻的时候,有个特定的范围? 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素: 1. 驱动能力与功耗的平衡.以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡.2. 下级电路的驱动需求.同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流.3. 高低电平的设定.不同电路的高低电平的门

上拉电阻与下拉电阻(转载)

一.定义: 上拉就是将不确定的信号通过一个电阻钳位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流:弱强只是上拉电阻的阻值不同,没有什么严格区分:对于非集电极(或漏极)开路输 出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道. 二.上下拉电阻作用: 1.提高电压准位: a.  当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平(一般为 3.5V), 这时就

漏极开路,推挽,上拉电阻,弱上拉,三态门,准双向口

我们先来说说集电极开路输出的结构.集电极开路输出的结构如图1所示,右边的那个三极管集电极什么都不接,所以叫做集电极开路(左边的三极管为反相之用,使输入为“0”时,输出也为“0”).对于图 1,当左端的输入为“0”时,前面的三极管截止(即集电极c跟发射极e之间相当于断开),所以5v电源通过1k电阻加到右边的三极管上,右边的三极管导通(即相当于一个开关闭合):当左端的输入为“1”时,前面的三极管导通,而后面的三极管截止(相当于开关断开).       我们将图1简化成图2的样子.图2中的开关受软件控

上拉电阻与下拉电阻的总结

上拉电阻: 1.当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值. 2.OC门电路必须加上拉电阻,才能使用. 3.为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻. 4.在CMOS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻降低输入阻抗,提供泄荷通路. 5.芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力. 6.提高总线

上拉电阻和下拉电阻

所谓上.就是指wd=%E9%AB%98%E7%94%B5%E5%B9%B3&hl_tag=textlink&tn=SE_hldp01350_v6v6zkg6">高电平:所谓下,是指wd=%E4%BD%8E%E7%94%B5%E5%B9%B3&hl_tag=textlink&tn=SE_hldp01350_v6v6zkg6">低电平.上拉,就是通过一个电阻将信号接电源.一般用于时钟信号数据信号等.下拉.就是通过一个电阻将信号接地,一般用于保护信

上拉电阻与下拉电阻讲解

使用原因: 数字电路有三种状态:高电平.低电平.和高阻状态,有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定! 一般说的是I/O端口,有的可以设置,有的不可以设置,有的是内置,有的是需要外接,I/O端口的输出类似于一个三极管的C,当C接通过一个电阻和电源连接在一起的时候,该电阻成为上拉电阻,也就是说,该端口正常时为高电平:C通过一个电阻和地连接在一起的时候,该电阻称为下拉电阻. 上拉电阻是用来解决总线驱动能力不足时提供电流的问题的.一般说法是上拉