verilog小感

今天同学给我说FIR滤波器的时序对不上，他说乘法器延迟太大，就用左移了，可是仿真时左移还是2周期才能移完，移位寄存器代码如下：

always @(posedge clk)

begin

a   <= {in[8:0],0};

out <= a;

end

看见这段代码之后我立即认识到这是通过两个周期完成的事情，第一个周期中，虽然给a赋了值，可是，out获得的数据却是上一个周期的数据，那么归根结底，这是一个阻塞赋值与非阻塞赋值的问题。

从这个问题中，我对阻塞与非阻塞有了更深层的看法了。其实就是在clk上升沿来临时，把数据当前的值全部lanch到了等号左边。